Důvody zavedení klopných obvodů MS

Protože klopné obvody řízené hladinou taktovacích impulsů přenášejí vstupní hodnoty na výstup po celou dobu přítomnosti log. 1 na vstupu T, musí být datový signál na vstupu klopného obvodu řízeného hladinou ustálený po celou dobu jejího trvání. V opačném případě by mohlo dojít k nesprávné funkci zařízení.

Proto je výhodné zapojení sekvenčních obvodů navrhovat jako synchronní. To znamená, že se data zapisují do všech klopných obvodů v témže okamžiku. Zápis provádíme v době, kdy jsou data přicházející na vstupy všech klopných obvodů ustálena. Aktualizované hodnoty na výstupech klopných obvodů vedeme přes kombinační obvody (někdy přímo) opět na klopné obvody. Další zápis provedeme až v době, kdy je jisté že se nové hodnoty dostaly i přes nejdelší řady logických obvodů a víme tedy bezpečně, že na vstupech klopných obvodů již nedojde k žádné změně (jsou ustálené). Mezi tím ovšem nesmí dojít k několikanásobnému překlopení obvodů, do kterých přichází vstupní hodnoty kratší cestou.

K nesprávné činnosti ovšem může dojít i v případě, že zpoždění v kombinačních obvodech budících klopné obvody je stejné. Může se to stát tehdy, když minimální délka taktovacího impulsu potřebná k jistému zápisu způsobí několikeré překlopení některého z klopných obvodů.

To sice platí obecně, ale dále je to ilustrováno na dvou jednoduchých příkladech. Uvedené obvody nejsou pouze uměle vymyšlené příklady určené pro snadné pochopení. Jde o běžně používaná zapojení.

Posuvný registr

Posuvný registr je obvod, který při každém taktovacím impulsu posune v klopných obvodech zapsané bity doprava. Přitom se do klopného obvodu nejvíce vlevo zapíše bit na vstupu registru a bit zapsaný v klopném obvodu nejvíce vpravo se přepsáním předchozího ztratí.

Pro zajištění spolehlivé funkce posouvání musí být impuls na vstupu T dostatečně dlouhý na spolehlivé překlopení všech klopných obvodů. Žádný z klopných obvodů ale nesmí překlopit víckrát.

Dělička impulsů

Na výstupu Q děličky impulsů dostáváme poloviční počet impulsů, než přivádíme na taktovací vstup T. Princip dělení spočívá v tom, že na vstup D přivádíme opačnou hodnotu z negovaného výstupu. Takto zapojený klopný obvod při každém taktovacím impulsu změní svůj stav z log. 0 do log. 1 a naopak.

Pro zajištění spolehlivé funkce děličky musí být impuls na vstupu T dostatečně dlouhý na spolehlivé překlopení všech klopných obvodů. Žádný z klopných obvodů ale nesmí překlopit víckrát.

Problém by se dal vyřešit zavedením zpoždění do klopného obvodu. Výstupní hodnota by se objevila na výstupu až po zápisu do klopného obvodu následovaném přechodem taktovacího impulsu do nuly. Toto řešení se však nepoužívá. Namísto zpoždění se používá dvojčinných klopných obvodů, které se nazývají Master Slave (zkratkou MS).

Klopný obvod MS

Klopný obvod MS (Master - Slave), jinak též dvojčinný klopný obvod, neumožňuje vícenásobné přepsání logické hodnoty během jednoho cyklu taktovacího impulsu. Jde totiž o dva za sebou zapojené klopné obvody, jimiž se daná logická hodnota posouvá a ten, který si ji právě pamatuje, znemožní, aby se objevila předčasně na jejich výstupu.

Funkce:

Při T = 0 si levý (vstupní obvod) pamatuje poslední zapsanou logickou hodnotu. Pravý (výstupní) obvod jí nepřetržitě přenáší na výstup, protože je stálá nemůže ovlivnit činnost sekvenčního obvodu.

Při přechodu T z 0 do 1 se vstupní obvod stává průchozím, zato výstupní si zapamatovává poslední hodnotu na vstupním obvodu dříve, než se může změnit.

Při T = 1 je vstupní obvod průchozí. Výstupní obvod si pamatuje.

Při přechodu T z 1 do 0 si vstupní obvod začíná pamatovat a jeho poslední hodnota je vedena na výstupní obvod, který je průchozí

Popsané funkci odpovídá tabulka pravdivostních hodnot, v jejíchž vstupech přibyly řádky pro přechody logických hodnot na taktovacím vstupu. Tzv. náběžné a sestupné hrany.

Popsaný obvod je řízen sestupnou hranou taktovacích impulsů.

Popis řádků tabulky

1. - 3. zakázaný přepis - pamatování,
4. bez nastavovacího nebo nulovacího impulsu - pamatování,
5. nulování,
6. nastavení,
7. zakázaný stav.

Schematická značka obvodu řízeného sestupnou hranou taktovacích impulsů podle IEC

Schematická značka obvodu řízeného vzestupnou hranou taktovacích impulsů podle IEC

Klopný obvod typu D řízený sestupnou hranou taktovacích impulsů

Tabulka klopného obvodu typu D řízeného sestupnou hranou taktovacích impulsů

Popis řádků tabulky

1. - 3. zakázaný přepis - pamatování,
4. zapsání log. 0,
5. zapsání log. 1.

Schématická značka klopného obvodu D typu MS řízeného sestupnou hranou taktovacích impulsů

Schématická značka dvojice klopných obvodů D v IO 7474.

Dva na sobě nezávislé klopné obvody jsou řízeny hranami taktovacích impulzů a mají nulování (Clear) a přednastavení (Preset).

Data přiváděná na vstupy 1D jsou zapisována při vzestupných hranách hodinových impulsů (CLK) přiváděných na vstupy C1. Mimo tuto dobu jsou pamatována. Nulování (CLR, Clear), připojené na vstupy R, a přednastavení (PRE, Preset), připojené na vstupy S, které jsou aktivní při napěťových úrovních L, nulují nebo nastavují klopný obvod bez ohledu na hodnotu na datových a hodinových vstupech – působí tedy okamžitě a přednostně bez ohledu na data a právě probíhající fázi hodinových impulzů. To nám umožní nastavit definovaný stav sekvenčního obvodu při jeho spouštění.

Klopný obvod typu JK

Vstupy J a K slouží podobně jako vstupy S a R u RS obvodu k jeho nastavování a nulování. Na rozdíl od klopného obvodu RS nemá zakázaný stav. Při J = K = 1 se s každou aktivní hranou taktovacího impulsu překlápí do opačného stavu. Tuto funkci navíc lze s výhodou využít například při realizaci děličky dvěma. Klopný obvod JK má tedy širší možnosti využití.

K zakázanému stavu nemůže dojít proto, že oba vstupy jsou přiváděny do vnitřní části obvodu (na S a R) přes logické součiny, z nichž na jeden je přiváděn výstupní signál v přímém tvaru, zatímco na druhý v negovaném tvaru. Na vstupy S a R  se tedy dostane pouze log. 1 z jednoho ze vstupů J a K.

Dejme tomu, že J i K je roven log. 1. Pokud je roven log. 1 i výstup Q, přichází log. 1 z Q na dolní vstupní součin a je povoleno nulování. Zatímco log. 0 na výstupu Q znemožňuje nastavení. Obvod se tedy vynuluje.

V případě, že je na výstupu Q log. 0 a na Q log. 1, obvod se nastaví.

Při log. 1 na obou vstupech se tedy obvod překlopí do opačného stavu s každou aktivní hranou hodinového impulsu.

Popis řádků tabulky

1. - 3. zakázaný přepis - pamatování,
4. bez nastavovacího nebo nulovacího impulsu - pamatování,
5. nulování,
6. nastavení,
7. změna stavu na opačný - překlápění.

Schématická značka dvou klopných obvodů JK Master Slave 7473 s nulováním (Clear)

Vstupy J a K jsou řízeny sestupnou hranou hodinových impulsů. Práce vstupu nulování CLR na hodinových impulzech CLK nezávisí a má před vstupy J, K i CLK přednost.

Dynamické parametry klopných obvodů MS

- příklad pro obvod řízený vzestupnou hranou

Z časové závislosti je zřejmé, že v případě klopných obvodů MS stačí, je-li signál na vstupu ustálený v okolí aktivní (v tomto případě vzestupné) hrany taktovacího impulsu. (Nemusí být ustálený po celou dobu trvání log. 1 na vstupu T). Dále je zřejmé, že se signál smí objevit na výstupu ještě v době trvání taktovacího impulsu.